デジタル回路やオープンソースのチップ設計フローに使えるオープンソースの Verilog 論理合成ツール。
Yosys はオープンソースの RTL 論理合成ツールで、Verilog 設計の合成と多様なバックエンド出力に対応しており、オープンソースのデジタル IC や FPGA ツールチェーンの中核コンポーネントです。デジタル回路の授業、Verilog 設計の検証、FPGA のプロトタイプ、オープンソースのチップ設計フローのフロントエンド合成に向いています。
適用場面：Verilog の論理合成、デジタル IC、FPGA、RTL、オープンソース EDA、チップ設計の授業
おすすめの組み合わせ：Yosys + nextpnr / OpenROAD / OpenLane
