开源 Verilog 综合工具，适合数字电路和开源芯片设计流程。
Yosys 是开源 RTL 综合工具，支持 Verilog 设计综合和多种后端输出，是开源数字 IC 和 FPGA 工具链中的核心组件。它适合数字电路教学、Verilog 设计验证、FPGA 原型和开源芯片流程前端综合。
适用场景：Verilog综合、数字IC、FPGA、RTL、开源EDA、芯片设计教学
推荐组合：Yosys + nextpnr / OpenROAD / OpenLane
